随着现代无线通信技术的飞速发展，32QAM等调制的应用，对系统的相位噪声性能提出了更高更严格的要求，这就要求系统的载波、本振具有更好的相位噪声指标。另外，为了提高抗干扰能力和接收信号能力，具有宽带、小步进、低杂散的频率源也就变得越来越重要。

直接数字式频率合成源（DDS）驱动锁相环（PLL）方式，近端环路内杂散按20lgN恶化（N为锁相环倍频次数）[1]，其电路结构简单，易于实现宽带小步进源，因此得到了广泛的应用，但是其缺点是当倍频次数高时，要获得低杂散的频率合成器，则对DDS芯片输出的近端杂散要求高。

为此，提出了一种改进型DDS驱动PLL的结构，通过合理的设置避开DDS芯片输出近端杂散差的点。同时，采用变带宽环路滤波器设计，实现了基于DDS驱动PLL的X波段宽带高纯度捷变源。

改进型DDS驱动PLL的原理

常规DDS驱动PLL产生宽带信号的原理如图1所示。图1中，DDS作为PLL的激励源，PLL作为跟踪倍频锁相环[2]。

图1    常规用DDS驱动PLL的原理

改进型DDS驱动PLL原理如图2所示：

图2    改进用DDS驱动PLL的原理

主要的改进有：固定DDS参考时钟改进为可变DDS参考时钟；采用具有SpurKiller技术的DDS芯片AD9912；常规BPF改进为窄带电调滤波器；固定分频器改进为可编程分频器；固定环路滤波器改进为可变带宽环路滤波器。

可变DDS参考信号源通过锁相晶振fref产生，输出频率为fddsref，其相位噪声和跳频时间对后面系统起着决定性作用，输出频率fddsref和晶振fref的关系为[3]：fddsref=N1×fref。

DDS电路采用具有SpurKiller技术的AD9912[4]。当DDS芯片输出频率固定频偏处的近端杂散，可以采用SpurKiller技术加以抑制，其思路是给该频偏杂波一个和其相位相反的信号，使其幅度减弱，加以抑制，实验表明该技术可以有效地改善近端杂散（载频50 kHz内）4~6 dB。DDS输出的信号频率为fdds，频率值由fddsref和AD9912的48位频率控制字（FTW）决定。当频率控制字不变时，通过改变fddsref便可以实现DDS芯片输出频率的改变。DDS输出频率fdds与fddsref的关系为(2)：fdds=（FTW/248）fddsref。

DDS信号输出后使用窄带电调滤波器，使频谱更加纯净。为了获得高指标的相位噪声和杂散指标，尽量减少PLL的倍频次数，因此尽可能地采用高频率输出的fdds直接鉴相。鉴相器属于敏感器件，fdds的杂波很有可能在鉴相器内与fdds以及空间和电源串扰过来的信号，经过类似混频器的效应，形成最终频率输出fout的近端杂波，难以去除。

可编程分频器主要是配合fdds和满足最终输出频率fout，使fdds的输出具有更大的灵活性。输出频率fout与DDS输出频率fdds的关系为 (3)：fout=N2×fdds。

将（1）式、（2）式带入（3）式有：fout=N2×N1×(FTW/248)fref。

当失锁时，采用宽的环路滤波器，进行快速捕获。锁定后，切换到窄的环路滤波器，从而提高系统的跳频时间、杂散以及远端的相位噪声。

改进型DDS驱动PLL电路实现

1. 可变DDS参考源电路实现

DDS参考源的鉴相器采用ADF4193。ADF4193[5]是目前AD公司最快的锁相芯片，当失锁时，电荷泵以锁定时64倍的电荷泵电流进行锁定，锁定后依次关闭，环路内电阻和电容参数不变。锁相源变环路带宽比超过10时，其稳定性设计要经过仿真，在切换的整个过程中，环路都才稳定工作。对整个环路进行计算，然后直接优化，仿真模型如图3所示[6]：

（a）闭环频率响应仿真

保持其他环路参数不变，令Rs=R1b=R11b，根据经典锁相环理论[7]，可知当Rs增大时，环路变窄，当Rs减小时，环路变宽。按照图3的仿真模型，可以发现当Rs选择合适的范围，整个环路的相位余量均可在60°以上，从而在切换环路的过程中，整个环路都处于稳定条件，可以可靠地工作。

2. DDS电路实现

DDS电路采用了AD9912芯片产生fdds作为X波段PLL的参考信号。AD9912是ADI公司推出的AD991X系列的DDS产品，与AD995X系列产品相比，AD9912在保持低功耗的同时，杂散性能得到了大幅度改善，同时使用了SpurKiller技术并且有两组对应的寄存器供用户使用。AD9912具有48位的频率控制字，内部集成14 bit的可工作在1 GHz的DAC。该DAC具备优秀的动态性能，采用1 GHz低相位噪声参考源时，输出258.3 MHz信号在1 kHz处相位噪声可达-135 dBc/Hz。因为AD9912内部没有带通滤波器，因此经过DAC余弦输出的信号不可避免的有参考时钟杂散、相位截短杂散、相位幅度转换杂散、DDS内部数字信号引入的杂散和PCB布线和电源引入的杂散等[8]。因此，要在fdds近端载频50 kHz内产生超过100 dBc杂散抑制的信号，只能在DDS理论上无杂散点的区域附近，通过实验板仔细测量。X波段宽带高纯度捷变源fdds的杂散约在240 MHz附近，最终结果表明，fdds载频50 kHz内的杂散可以达到85 dBc的抑制。

窄带电调滤波器非常重要，其用于滤除fdds周围的杂散信号。频率源最初设计未含有窄带电调滤波器，只是让AD9912产生的fdds信号通过高阶低通滤波器后进行鉴相，输出频率的近端杂散抑制只能在-65 dBc左右，无法达到-70 dBc。

3.X波段PLL电路实现

PLL电路在环路带宽内，系统输出的相位噪声主要取决于参考信号和数字鉴相器基底噪声，在环路带宽外，相位噪声则主要由VCO决定[9]，所以环路器件的选取非常重要。PLL鉴相器采用AD公司HMC698LP5E[10]，其具有超低SSB相位噪底，集成宽带极性可反转数字PFD和锁定检测输出，可编程分频器最大分频为259，工作频率高达7 GHz。VCO采用国产定制器件，相位噪声为-112 dBc/Hz@100 kHz。
环路带宽直接决定了锁定时间。环路带宽越大，锁定时间越短，反之，锁定时间越长。频率跳变的大小也决定了锁定时间。频率跳变越大，锁定时间越长，反之，锁定时间越短[11]。窄环路能提高PLL的杂散抑制，提高PLL锁定速度和窄环路矛盾主要有两大方法：

（1）给VCO精确预置电压，在跳频时，使环路电压变化最小，提高锁定速度，方法有DA预置和辅助鉴相等。

（2）变环路带宽，在跳频时，采用大的环路带宽迅速锁定或者接近锁定，然后切换到窄环路，方法有改变鉴相增益法和切换环路电阻等。DA预置的缺点是DA会引入数字杂散导致相噪和近端杂散恶化，在输出频率达10 GHz的VCO很难达到-70 dBc的抑制。辅助鉴相法缺点是电路复杂度提高，可能引入杂散的地方增多，使得布板难度加大。因此，X波段源采用的是切换环路电阻法，由锁定指示控制开关。环路滤波器如图4所示：

图4    环路滤波器电路图

该环路滤波器参数上下对称，R1a=R11a，R1b=R11b，C1=C11等依次类推。为了加强远端滤波和更好的远端相位噪声，在原HITTITE在线仿真电路基础上增加C2、R3和C4，采用高阶有源环路滤波器。当锁定时，开关闭合，R1C与R1b并联，R11C与R11b并联，整个环路处于窄带模式，约44 kHz左右。失锁时，开关断开，整个环路处于宽带模式，约500 kHz左右，变带宽比超过10。根据以上分析对PLL进行仿真，得到跳频时间仿真结果如图5所示，相位噪声仿真结果如图6所示。PLL跳频时间为12 μs，相位噪声为95.9 dBc/Hz@100 kHz。

图5    PLL跳频时间仿真结果

图6    PLL相位噪声仿真结果

测试结果

1.跳频时间测试

常温测试时，当环路处于宽带模式时，锁定时间约为15 μs，切换到窄带时，还需要重新入锁调整阶段，约为17 μs，整个锁定过程约有32 μs。高低温工作时，由于环路的电容值和电阻值的改变，导致全温范围下约有5 μs的改变。最终，在全温范围下最大跳频时间为37 μs。

2.杂散抑制测试

用频谱仪对频率源输出信号进行测试，近端杂散抑制测试结果如图7（a）所示。由图7可得，在500 kHz带宽内，杂散抑制可达85 dBc，证明DDS激励信号谱线比较干净。在偏离主频200 kHz左右处有毛刺出现，这是电源处理不干净引入的杂散。

远端杂散抑制测试结果如图7（b）所示。由图可见在偏离主频100 MHz左右有抑制为69 dB的杂波。这个杂波是由于鉴相泄漏引入的，主要原因是VCO和鉴相器反馈端之间的隔离度不足够高。

（a）PLL近端杂散抑制测试结果

（b）PLL远端杂散抑制测试结果

图7    PLL杂散抑制测试结果

3.相位噪声测试

频率源输出信号相位噪声测试结果如图8所示。由图8可得实测结果劣于仿真结果，这是由于仿真图是在理想条件下得到的，实际电路中阻容元器件会引入热噪声，电磁兼容设计缺陷会使环路受到干扰，电源噪声也会串扰整个电路，使相位噪声恶化。

本次设计对常规DDS驱动PLL方式进行改进，采用变带宽环路滤波器设计，使频率源输出信号实现了捷变频、高杂散抑制、低相位噪声。频率源输出信号相位噪声和杂散抑制未达到最理想化，通过对电磁兼容设计进行改进和加强电源处理，可使测试结果进一步优化。本设计提出了一种新的设计频率源思路，对其他频率源的设计具有一定的实际参考价值。

参考文献：

[1] 白居宪. 低噪声频率合成[M]. 西安: 西安交通大学出版社, 1995.

[2] 高玉良. 现代频率合成与控制技术[M]. 北京: 航空工业出版社, 2002.

[3] 王福昌,鲁昆生. 锁相技术[M]. 武汉: 华中科技大学出版社, 1997.

[4] Analog Devices Inc. 1 GSPS Direct Digital Synthesizer With 14-bit DAC AD9912 Data

Sheet[Z]. 2012.

[5] Analog Devices Inc. Low Phase Noise, Fast Settling PLL Frequency Synthesizer ADF4193 Data Sheet[Z]. 2012.

[6] 徐兴福. ADS2011射频电路设计与仿真实例[M]. 北京: 电子工业出版社, 2014.

[7] 张建斌. 锁相与频率合成[M]. 北京: 科学出版社, 2011.

[8] Analog Devices Inc. A Technical Tutorial on Digital Signal Synthesis[Z]. 2012.

[9] 彭志华,周存麒. C波段低相噪频率合成器设计[J]. 无线电工程, 2012(3): 44-46.

[10] Analog Devices Inc. Microwave CorporationHMC698LP5E Datasheet[Z]. 2012.

[11] 徐建华,陈静,丁海春. 低相噪捷变频毫米波频率源的研制[J]. 固体电子学研究与进展, 2016(8): 274-278.

作者简介

庞春辉：工程师，现任职于中国电子科技集团公司第十三研究所，主要从事微波电路研究工作。

作者：庞春辉   来源：《移动通信》2018年2月

关键词:通信 DDS PLL

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来 源：C114中国通信网

编辑：思扬

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